Microcontroladors SPC5634MF2MLQ80 de 32 bits: MCU NXP de 32 bits, nucli Power Arch, memòria flaix d'1,5 MB, 80 MHz, -40/+125 °C, grau automotriu, QFP 144
♠ Descripció del producte
| Atribut del producte | Valor de l'atribut |
| Fabricant: | NXP |
| Categoria de producte: | Microcontroladors de 32 bits - MCU |
| RoHS: | Detalls |
| Sèrie: | MPC5634M |
| Estil de muntatge: | SMD/SMT |
| Paquet/Caixa: | LQFP-144 |
| Nucli: | e200z3 |
| Mida de memòria del programa: | 1,5 MB |
| Mida de la RAM de dades: | 94 kB |
| Amplada del bus de dades: | 32 bits |
| Resolució ADC: | 2 x 8 bits/10 bits/12 bits |
| Freqüència màxima de rellotge: | 80 MHz |
| Nombre d'E/S: | 80 E/S |
| Tensió d'alimentació - Mín: | 1,14 V |
| Tensió d'alimentació - Màx.: | 1,32 V |
| Temperatura mínima de funcionament: | - 40 °C |
| Temperatura màxima de funcionament: | + 150 °C |
| Qualificació: | AEC-Q100 |
| Embalatge: | Safata |
| Tensió d'alimentació analògica: | 5,25 V |
| Marca: | NXP Semiconductors |
| Tipus de RAM de dades: | SRAM |
| Voltatge d'E/S: | 5,25 V |
| Sensible a la humitat: | Sí |
| Producte: | MCU |
| Tipus de producte: | Microcontroladors de 32 bits - MCU |
| Tipus de memòria de programa: | Flaix |
| Quantitat del paquet de fàbrica: | 60 |
| Subcategoria: | Microcontroladors - MCU |
| Temporitzadors de vigilància: | Temporitzador de vigilància |
| Àlies de número de peça: | 935311091557 |
| Pes unitari: | 1,319 g |
♠ Microcontroladors de 32 bits - MCU
Aquests microcontroladors d'automoció de 32 bits són una família de dispositius sistema en un xip (SoC) que contenen totes les característiques de la família MPC5500 i moltes característiques noves juntament amb la tecnologia CMOS d'alt rendiment de 90 nm per proporcionar una reducció substancial del cost per característica i una millora significativa del rendiment. El nucli del processador amfitrió avançat i rendible d'aquesta família de controladors d'automoció està basat en la tecnologia Power Architecture®. Aquesta família conté millores que milloren l'adaptació de l'arquitectura a les aplicacions integrades, inclou suport d'instruccions addicional per al processament de senyals digitals (DSP), integra tecnologies (com ara una unitat de processador de temps millorada, un convertidor analògic-digital en cua millorat, una xarxa d'àrea de controlador i un sistema modular d'entrada-sortida millorat) que són importants per a les aplicacions actuals de la cadena motriu de gamma baixa. Aquesta família de dispositius és una extensió completament compatible amb la família MPC5500 de Freescale. El dispositiu té un únic nivell de jerarquia de memòria que consisteix en fins a 94 KB de SRAM en un xip i fins a 1,5 MB de memòria flash interna. El dispositiu també té una interfície de bus externa (EBI) per a la "calibratge". Aquesta interfície de bus extern ha estat dissenyada per admetre la majoria de les memòries estàndard utilitzades amb les famílies MPC5xx i MPC55xx.
• Paràmetres de funcionament
— Funcionament totalment estàtic, 0 MHz–80 MHz (més un 2% de modulació de freqüència – 82 MHz)
— Rang de temperatura de funcionament de la unió de –40 ℃ a 150 ℃
— Disseny de baix consum
– Dissipació de potència inferior a 400 mW (nominal)
– Dissenyat per a la gestió dinàmica de l'energia del nucli i els perifèrics
– Control de rellotge per programari dels perifèrics
– Mode d'aturada de baix consum, amb tots els rellotges aturats
— Fabricat en un procés de 90 nm
— Lògica interna d'1,2 V
— Font d'alimentació única amb 5,0 V -10%/+5% (4,5 V a 5,25 V) amb regulador intern per proporcionar 3,3 V i 1,2 V per al nucli
— Pins d'entrada i sortida amb rang de 5,0 V -10％/+5% (de 4,5 V a 5,25 V)
– Nivells de commutació CMOS VDDE 35%/65% (amb histèresi)
– Histèresi seleccionable
– Control de velocitat de variació seleccionable
— Pins Nexus alimentats per una font d'alimentació de 3,3 V
— Dissenyat amb tècniques de reducció d'EMI
– Bucle de fase bloquejada
– Modulació de freqüència de la freqüència del rellotge del sistema
– Capacitància de bypass en xip
– Velocitat de gir i força d'accionament seleccionables
• Processador central e200z335 d'alt rendiment
— Model de programador del llibre E d'arquitectura de potència de 32 bits
— Millores en la codificació de longitud variable
– Permet que el conjunt d'instruccions de Power Architecture es codifiqui opcionalment en instruccions mixtes de 16 i 32 bits
– Resulta en una mida de codi més petita
— CPU compatible amb la tecnologia Power Architecture de 32 bits d'un sol problema
— Execució i retirada en ordre
— Gestió precisa d'excepcions
— Unitat de processament de sucursals
– Sumador de càlcul d'adreces de sucursal dedicat
– Acceleració de la branca utilitzant el buffer d'instruccions Branch Lookahead
— Unitat de càrrega/emmagatzematge
– Latència de càrrega d'un cicle
– Totalment canalitzat
– Suport per a Big i Little Endian
– Suport d'accés desalineat
– Bombolles de canonada zero de càrrega a ús
— Trenta-dos registres d'ús general (GPR) de 64 bits
— Unitat de gestió de memòria (MMU) amb memòria intermèdia de traducció totalment associativa (TLB) de 16 entrades
— Bus d'instruccions separat i bus de càrrega/emmagatzematge
— Suport d'interrupcions vectoritzades
— Latència d'interrupció < 120 ns a 80 MHz (mesurada des de la sol·licitud d'interrupció fins a l'execució de la primera instrucció del gestor d'excepcions d'interrupció)
